Skyworks提高低抖动时钟的电源抑制率

今天的电子系统需要从上到下的先进设计。成本和性能优化在所有应用中都很重要，功率传输和噪声耦合问题一如既往地重要。随着抖动预算的紧缩，先进的混合信号时钟IC处于这些设计问题的前沿。让我们研究一下电源噪声的主要来源，为什么一些时序电路对电源噪声敏感，以及如何在抖动敏感的应用中最大限度地减少噪声的影响

电源噪声引起抖动

定时信号依赖于精确的时钟边沿。当时钟边缘偏离其理想的时间位置时，这种偏离被称为抖动。每个应用程序都有最大的可容忍抖动量，但时钟速率越高，抖动要求就越低、越严格。高速应用程序，如光传输网络（OTN）、万兆以太网、光纤通道和3G高清SDI，其时钟周期低至100皮秒。其中一些应用程序在开始影响系统性能和误码率之前，只能容忍10到20皮秒的总时钟抖动。设计不当的时钟和振荡器IC如果不在芯片上实现电源噪声抑制，则很容易耦合和放大噪声，产生数十皮秒的时钟抖动，并破坏系统性能。在这一点上，系统设计者别无选择，只能追踪噪音的来源并将其影响降至最低。这种额外的努力增加了设计时间、组件成本和电力输送设计的复杂性。

噪声源

如果电源噪声是设计中的一个关键问题，则有多种来源需要调查。一种是开关电源引起的纹波。开关电源通过电感器将能量从电源转移到负载来工作。以100kHz和1MHz石英晶体之间的速率恒定充电和放电会产生近似锯齿波形的波纹。

波纹的大小取决于几个因素。例如，降低负载电容器的等效串联电阻（ESR）降低了电容器的寄生I-R降，并降低了其对纹波的贡献。增加开关频率也可能有帮助，因为可以减少充电和放电之间的周期。更精细的技术包括多相控制，可以进一步缩短充电和放电之间的时间。这些技术中的任何一种都可以实现，但可能会导致成本、板空间和设计复杂性的损失。在实践中，最小化低于20mVp-p的输出纹波是一个主要挑战，尤其是在高功率系统中。高达100mVp-p的纹波在一些网络和计算应用中很常见。

电源噪声也可能由相邻的IC引起。当大型数字和模拟设备通电和断电、驱动重输出负载或切换宽输出组时，它们会在功率轨上引起扰动，这些扰动会在功率平面上产生波纹，并耦合到相邻的子系统和IC中。例如，数百个输出缓冲器驱动重电容负载的大型FPGA中的同时开关噪声是一个常见的挑战。

如果同时切换是一个问题，那么在大型I/O组上使用差分输出缓冲器、增加电源去耦以及仔细设计IC之间具有良好隔离的电源平面都是必不可少的技术。这些实践中的每一种都可以帮助减少这种类型的噪声，但成本、功能和设计约束可能会阻止设计者使用这些技术中的任何一种。

具有讽刺意味的是，需要最佳抖动性能的系统往往包含最大量的电源噪声。最好选择能够在宽频谱范围内对这种类型的噪声提供免疫力的组件。

电源噪声对定时器件的影响

尽管可以减轻电源噪声，但将其衰减到零实际上是不可能的。了解噪声对系统的影响对于确定用于降低电源噪声的设计水平至关重要。对于时钟电路，电源噪声转化为额外的抖动，这种抖动可以通过几种机制发生

传统的XO是非常简单的电路，包括驱动晶体的反相放大器。由于低抖动XO非常简单，供应商经常忽视电源噪声抑制的需求。在许多情况下，放大器仅在低噪声环境中进行设计、测试和评估。作为主要的模拟电路，敏感节点可以很容易地耦合噪声。该噪声将转化为调制基本振荡频率的杂散形式的输出抖动。放大器越灵敏对于给定的噪声量，杂散幅度将越高。

VCXO压控晶振带来了另一个问题。通常，与晶体平行放置的变容二极管用于拉动晶体频率。变容二极管引入了从电源轨直接到振荡器输入的电容耦合路径。作为最高增益的点，即使是最轻微的耦合也会影响抖动。

另一个基本定时电路是锁相环（PLL）。PLL之所以重要，是因为它们用于倍频、消除抖动或同步系统。传统的模拟PLL由鉴相器、环路滤波器、VCO、输出驱动器和反馈分频器组成。PLL是一种需要高增益电路的反馈系统。例如，VCO增益通常非常高，以提供宽的捕获范围并保证在所有条件下锁定。不可避免地，这增加了对外部噪声的敏感性。在许多情况下，少量电源纹波可以耦合到最敏感的节点，并被放大以在输出上引起非常高的抖动。根据体系结构的不同，环路滤波器也可能是一个敏感点。

电源噪声由确定性信号主导，确定性信号在定时IC的输出和系统的线路输出上显示为杂散。使用频谱分析仪是检测VDD噪声的好方法。例如，如果电源在300kHz下切换，并且XO输出为156.25MHz石英晶体振荡器，则可以观察到在156.55MHz和155.95MHz处的杂散，并且在300kHz间隔处具有附加的较低幅度的杂散。

降噪的新解决方案

尽管有解决电源噪声的系统解决方案，但最好的补救措施是使用抑制外部噪声的定时组件。新颖的定时设备使用切割边缘技术来提供受电源噪声影响最小的超低抖动。

例如，Silicon Labs的DSPLL®技术基于专利数字控制算法，实现了传统模拟PLL提供的所有功能，但具有精确的数字控制。使用包括数字低噪声可变振荡器而不是模拟VCO的数字电路降低了对模拟影响的敏感性。此外，片上低噪声稳压器增强了与电源轨噪声的隔离。其结果是可以在非常嘈杂的环境中使用低抖动技术。

图1。硅实验室基于DSPLL的可编程XO片上电源调节与滤波

基于DSPLL的XO和传统XO技术之间的简单比较显示了在低抖动定时设备中使用全数字技术和片上功率调节的优势。图2显示了当100 mVp-p正弦噪声注入XO电源时输出时钟抖动的增加。将噪声从100kHz扫频到10MHz贴片晶振并测量附加RMS抖动表明，即使是没有片上功率调节和电源滤波的最高性能XO，开关噪声也会显著降低其抖动性能。相比之下，基于DSPLL的定时设备保持稳定的低抖动操作，即使在存在显著的板级噪声的情况下也是如此。

图2:传统XO的加性抖动比基于DSPLL的XO大3到10倍

结论
在抖动敏感的应用中，电源噪声敏感性增加了设计复杂性并降低了功能设计裕度。使用对外部噪声高度免疫的先进技术是在设计问题发生之前缓解这些问题的有效方法。终端系统设计师可以依靠基于DSPLL的XO、VCXO和时钟设备，即使在噪声条件下，也可以实现比等效传统XO更好10倍的电源抑制比（PSRR）性能。这种方法节省了设计时间，最大限度地减少了复杂性，并减少了对过度电源去耦的需求。